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    • 专利摘要:
    提供一種用來製作積體電路的方法的實施例，作為積體電路的實施例。在一實施例中，該方法包含在半導體裝置上方沉積層間介電(ILD)層、在該ILD層上方沉積阻障件研磨終止層以及圖案化至少該阻障件研磨終止層及該ILD層，以在其中創造複數個蝕刻特徵。銅是鍍覆在該阻障件研磨終止層上方並且進入該複數個蝕刻特徵中，以產生上覆該阻障件研磨終止層的銅過載，及在該ILD層及阻障研磨終止層中產生複數個導電互連特徵。研磨該積體電路，以去除該銅過載，並暴露該阻障件研磨終止層。
    公开号:TW201301543A
    申请号:TW101107617
    申请日:2012-03-07
    公开日:2013-01-01
    发明作者:Egon Ronny Pfuetzner；Carsten Peters；Jens Heinrich
    申请人:Globalfoundries Us Inc；
    IPC主号:H01L23-00
    专利说明:
    包含阻障件研磨停止層之積體電路及其製造方法
    本發明大體上係關於半導體裝置製作製程，且尤係關於用於製造包含阻障件研磨終止層的積體電路的方法、以及依據這種方法所產生的積體電路。
    在前段(front end-of-the-line)製程期間，複數個半導體裝置(例如，電晶體、電阻器、電容器、及類似者)是形成在半導體晶圓上。在後段(Back End-of-the-Line,BeoL)製程期間，該半導體裝置彼此互連，以在該晶圓上形成複數個積體電路，該複數個積體電路接著在晶圓切割期間，被分離成個別晶粒。透過於後段製程期間在該半導體裝置上方所依序沉積的複數個介電層中形成電性導電特徵(例如，互連線及導電接觸或插塞(插塞))，以完成該半導體裝置的互連。舉例來說，接觸開孔是在直接沉積在該半導體裝置上方的該第一介電層(通常稱為「前金屬介電層」)中加以蝕刻，導電材料(例如，鎢)是沉積進入該接觸開孔，而該過剩的導電材料則藉由化學機械平坦化加以去除，以產生複數個導電接觸或插塞，該複數個導電接觸或插塞是埋置於該前金屬介電層中，並且與該半導體裝置的電性作用元件(例如，摻雜區域、閘極電極，等等)作歐姆接觸(ohmic contact)。類似地，在製作該後段金屬階層(metal level)期間，接觸開孔及溝槽是在各個層間介電(ILD)層及形成在各個層間介電層上方的犧牲蓋層內加以蝕刻，以銅(或其它導電材料)加以填充，並且，去除該過剩的銅，以生產出電性互連至該積體電路的該半導體裝置的複數個導電互連特徵。
    在金屬化各個後段金屬階層後，通常實施化學機械平坦化(CMP)研磨製程，以從該新近圖案化的層間介電層上方，去除該過剩的銅。該研磨製程通常是以多個連續階段加以實施，並結束於阻障件研磨階段，其中，該犧牲蓋層、連同該層間介電層的上部分及該互連特徵予以去除，以賦予該層間介電層實質平坦的上表面。如傳統上所實施的，該阻障件研磨是以足以確保完全去除該蓋層的固定時間長度加以實行。然而，當重覆實施該阻障件研磨的研磨時間長度均保持一致時，材料去除率通常不會一致，這是因為研磨消耗品的化學行為及該CMP工具化中無可避免的差異(例如，研磨及去除率的變異)。因此，從該層間介電層及從該互連特徵去除的厚度、並因此該層間介電層及互連特徵的後-CMP厚度，可在該阻障件研磨製程的重複之間顯著地變化。這種在該層間介電層及互連特徵的該後-CMP厚度後的變化，導致金屬化層電阻的相關大變化，該大變化在較小裝置(例如，產生不大於32奈米的半導體的電路設計)及整體晶圓對晶圓、批次對批次和晶圓中晶圓均勻性中不希望的減少，特別顯出問題。
    因此，將希望提供積體電路製作方法的實施例，其中，在該後金屬化研磨製程的整個連續重覆中，層間介電及互連特徵厚度均一致地維持在相當窄範圍內，以改進晶圓對晶圓、批次對批次、及晶圓中晶圓均勻性。也將希望提供依據這種製作方法所產生的積體電路的實施例。本發明的其它希望特徵及特性，從接下來的詳細描述及附加申請專利範圍、連同附隨的圖式及前述的【先前技術】，將變得明顯。
    提供一種用來製作積體電路的方法的實施例。在一個實施例中，該方法包含在半導體裝置上方沉積層間介電(ILD)層、在該層間介電層上方沉積阻障件研磨終止層、及圖案化至少該阻障件研磨終止層和該層間介電層，以在其中創造複數個蝕刻特徵。在該阻障件研磨終止層上方鍍覆進入該複數個蝕刻特徵的銅，以產生上覆該阻障件研磨終止層的金屬過載，及在該層間介電層及阻障件研磨終止層中產生複數個導電互連特徵。研磨該積體電路，以去除該金屬過載及暴露該阻障件研磨終止層。
    進一步提供積體電路的實施例。在一個實施例中，該積體電路包含半導體晶圓、形成在該半導體晶圓上的複數個半導體裝置、形成在該複數個半導體裝置上方的前金屬介電層、及形成在該前金屬介電層上方的複數個金屬階層。該複數個金屬階層的至少一者包含層間介電(ILD)層、形成在該層間介電層上方的阻障件研磨終止層、形成在該阻障件研磨終止層上方的蝕刻終止層、及形成通過該層間介電層及該阻障件研磨終止層的複數個導電互連特徵。
    接下來的【實施方式】在本質上僅作為範例之用，而並不打算用來限制本發明或本發明的應用及用途。此外，沒有企圖要被前述的【先前技術】、【發明內容】及【實施方式】中出現的明示或暗示的理論加以限制。
    特定的術語可出現在接下來的【實施方式】中，用來描述結構性元件的方向及方位。這種術語在此處所使用的目的僅作為參考，而不打算用作限制。舉例來說，「較高」、「較低」、「上方」及」「下方」等術語是指接下來參考的圖式中的方向及相對方位。這些及類似的術語在此處可用來描述一致、但任意參考框架內的特徵或元件的方向及/或位置，其可藉由參考描述所討論的組件、裝置及/或製程的文字及相關圖式，而變得清楚。就這方面而言，「上方」術語、「上覆」術語、及類似的術語，是用來指示兩個結構性元件或層之間的相對位置，而不必然代表結構性元件或層之間的實體接觸。
    下文描述一種半導體製作製程的範例實施例，特定言之，是描述用來於後段(“BEoL”)製程期間形成包含金屬階層的積體電路的方法的範例實施例，其中，相較於使用目前已知的製作方法可達成的公差(tolerance)，該層間介電的厚度、連同形成在該層間介電內的金屬互連的厚度，是維持在更限制的公差內。依據該積體電路製作製程的實施例，阻障件研磨終止層是於平版印刷(lithographical)圖案化、蝕刻、及金屬化之前，形成在至少一個層間介電(ILD)層上方。該阻障件研磨終止層透過後續的的研磨製程，保存該ILD厚度、並因此互連厚度。在如此實施時，該阻障件研磨終止層以相當窄範圍橫跨重複實施的金屬階層製作製程，而使金屬化層抗性(resistance)被更可靠地維持，以改進整體晶圓對晶圓、批次對批次、及晶圓中晶圓均勻性。
    第1圖為包含半導體晶圓22的範例積體電路20的一般化剖面視圖，其中，該半導體晶圓22具有複數個半導體裝置24形成於其上，並且，晶圓22係部分地顯示在第1圖中，並且非依比例顯示。晶圓22可假定為任何基板的形式，半導體裝置24可被製作在該基板中或上，並且包含(但不限於)類型IV半導體材料、以及類型III-V及II-VI半導體材料、有機半導體、及其組合，不論是整體單一結晶、多結晶形式、薄膜形式、絕緣體上半導體形式、或其組合。半導體裝置24藉由多個層26而彼此互連，該層是在BEOL製程期間形式，並且包含初始形成在半導體裝置24上方的前金屬介電(PMD)層28。第一(M1)金屬階層30是形成在PMD層28上方，並且包含數個BEOL層。M1金屬階層30是使用鑲嵌(damascene)或雙鑲嵌製程，而方便地形成，其中，第一層層間介電(ILD)材料(在第1圖中為「M1層間介電層32」)是沉積在PMD層28上方，並加以蝕刻，以在其中創造圖案。導電材料(例如，銅)接著被沉積進入該圖案。使用化學機械平坦化(CMP)製程去除該過剩的銅，以在M1層間介電層32內生產多個金屬互連線(未顯示於第1圖中，為了清楚起見)。阻障件研磨終止層34在平版印刷圖案化、蝕刻及鍍覆之前，另沉積在M1層間介電層32上方，以保存M1層間介電層32的後-CMP厚度及形成在層32內的該互連特徵，如以下所詳細描述的。
    在完成該CMP研磨製程及去除該銅過載後，M1蝕刻終止層36是形成在終止層34上方，以完成M1金屬階層30的製作。如第1圖在38處所指示的，使用類似的製程流程並結束於該最終或終端金屬階層40的形成，接著依序形成額外的金屬階層。如M1金屬階層30所作的，終端金屬階層40包含層間介電層42及沉積在層間介電層42上的阻障件研磨終止層44，該層間介電層42被圖案化以包含金屬互連線(未顯示)。此外，終端金屬階層40包含沉積在阻障件研磨終止層44上方的蓋層46。雖然為了清楚起見而未在第1圖中顯示，然而，BEOL層26通常將包含額外的層，該額外的層在半導體工業中已眾所周知，故此處為了簡潔起見，不再加以描述。這種層可包含、但不限於形成在終端金屬階層40上方的鈍化層及包含在各個金屬階層內的各種額外的層(例如，阻障件膜、接觸層、黏著膜，等等)。
    第2-9圖為在各種製造階段期間所例示、並依據本發明的範例實施例所產生的一部分積體電路20的簡化剖面視圖。所顯示的積體電路20是於後段製程期間，並且，特定言之，是於在先前形成的M1金屬階層30上方形成第二(M2)金屬階層50期間。如以上連同第1圖所描述的，M1金屬階層30包含層間介電層32、阻障件研磨終止層34(未顯示在第2-9圖中)、及蝕刻終止層36。M1金屬階層30顯示於第2-9圖中的例示部分也包含複數個導電接觸52(例如，銅插塞)，其係形成通過M1金屬階層30，以提供與設置在PMD介電層28(第1圖)中的接觸(例如，鎢插塞)的電性通訊，並與例如包含在半導體裝置24(第1圖)中的半導體基板22的源極/汲極區域或電性作用元件(例如，閘極電極)作歐姆接觸。
    初始參考第2圖，M2金屬階層50的製作開始於在M1蝕刻終止層36的暴露的上表面上方沉積層間介電層54。層間介電層54可為使用化學氣相沉積技術(例如，低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)技術)的毯覆式沉積，其以矽源材料(例如，矽酸乙酯(TEOS))加以實施。或者，用來形成層間介電層54的絕緣材料可使用旋塗(spin-on)技術，而塗覆於M1蝕刻終止層36上方。作為一個更特定的範例，層間介電層54可藉由在M1蝕刻終止層36上方電漿增強化學氣相沉積碳氧化矽(SiCOH)，來加以形成。層間介電層54較佳係沉積至介於大約150與大約300奈米(nm)之間的厚度。
    接下來，阻障件研磨終止層56及犧牲蓋層58是依序沉積在層間介電層54上方，以生產第3圖中所顯示的結構。更特定的是，阻障件研磨終止層56是沉積在層間介電層54的暴露上表面上；並且，犧牲蓋層58接著沉積在終止層56的暴露上表面上。阻障件研磨終止層56可從各種介電材料加以形成，該等介電材料在研磨期間(特定言之，是在以下連同第8圖所描述的阻障件研磨製程期間)，會對去除加以抵抗。阻障件研磨終止層56藉由化學氣相沉積或物理氣相沉積抗研磨材料(當由以下所描述的阻障件研磨階段時，該抗研磨材料的去除率小於犧牲蓋層58的去除率)，來加以方便地製作。在較佳實施例中，阻障件研磨終止層56是藉由沉積超低介電係數(ULK)材料或具有相當高碳含量的含氧材料(例如，碳含量超過大約百萬分之150，及更佳地，碳含量介於大約百萬分之150及300之間)，來加以形成。如此處所出現的，「超低介電係數材料」這個用語是定義為具有小於大約2.6的介電常數的絕緣材料。在一個實施例中，阻障件研磨終止層56是藉由使用選擇的前驅物材料(例如，甲基二乙氧基矽烷(DEMS))及選擇的致孔劑(例如，雙環庚二烯(BCHD Hydrocarbone))以沉積ULK材料，來加以形成。阻障件研磨終止層56可沉積至大約10至大約30奈米的厚度。相較之下，犧牲蓋層58可例如為電性絕緣材料，其係沉積至大約10至大約50奈米的層厚度。在一個實施例中，犧牲蓋層58為使用化學氣相沉積(CVD)技術(例如，以矽烷(SiH4)或矽酸乙酯(Si(OC2H5)4或TEOS)化學品所實施的低溫電漿增強CVD或低壓CVD)所沉積的二氧化矽。
    繼續該範例半導體製作製程，實施平版印刷圖案化及蝕刻，以在層間介電層54內創造蝕刻特徵(例如，接觸開孔及溝槽)。如第4圖所顯示的，該蝕刻特徵可包含複數個接觸開孔，該複數個接觸開孔延伸通過犧牲蓋層58、通過阻障件研磨終止層56、通過層間介電層54及通過M1蝕刻終止層36，以暴露先前形成在M1金屬階層30的層間介電層32中的電性導電元件(例如，導電插塞52)。在一個適合的平版印刷圖案化及蝕刻製程期間，多層平版印刷堆疊(未顯示)是形成在犧牲蓋層58的上表面上方。舉例來說，該多層平版印刷堆疊可為包含有機或光學平坦化層(OPL)、抗反射塗佈(ARC)層及光阻層的三層平版印刷堆疊。在沉積過後，該光阻層是藉由曝光至影像圖案而加以圖案化，並且以顯影方案來加以處理。接著實施一個或多個蝕刻步驟，以將形成在該光阻層中的該圖案轉移至該ARC層及該OPL。接著使用第一蝕刻化學品來實施各向異性乾蝕刻(例如，反應式離子蝕刻)，以去除犧牲蓋層58、阻障件研磨終止層56及層間介電層54通過該OPL的開口而暴露的區域，從而創造接觸開孔60。在此初始蝕刻期間，M1蝕刻終止層36防止蝕刻貫穿導電接觸52。可接著使用第二蝕刻化學品實施第二蝕刻，以去除M1蝕刻終止層36上覆導電接觸52的部分，並且從而通過接觸開孔60而暴露接觸52。如在該例示的範例中所指示的，該蝕刻製程可加以控制，以賦予各個接觸開孔60逐漸變細的幾何形狀。該平版印刷堆疊的任何剩餘部分(例如，該OPL)可接著藉由灰化(ashing)加以剝離(stripped)，以生產顯示於第4圖中的結構。
    前進至第5圖，金屬接下來被沉積至犧牲蓋層58上，並且進入形成在犧牲蓋層58、阻障件研磨終止層56、層間介電層54及M1蝕刻終止層36中的該蝕刻特徵。在該例示的範例實施例中，金屬層62是沉積在犧牲蓋層58上，以填充接觸開孔60(見第4圖)，並從而形成導電接觸或插塞64。在較佳實施例中，銅是鍍覆側該部分完成的積體電路上方，以形成金屬層62及銅插塞64，金屬層62及銅插塞64是延伸通過犧牲蓋層58、阻障件研磨終止層56、層間介電層54及M1蝕刻終止層36並至形成在層間介電層32中的接觸52(例如，鎢插塞)。金屬化也可導致形成相當厚的金屬過載66上覆犧牲蓋層58。雖然為了簡潔起見而未顯示在第5圖中，然而，蓋層(例如，氮化鉭)及/或種子層(例如，銅)可在沉積金屬層62之前，使用例如傳統周知的物理或化學氣相沉積技術，而沉積在部分製作的積體電路20上方。
    使用研磨製程，從犧牲蓋層58、以及層58和一部分阻障件研磨終止層56上方，去除金屬(例如，銅)過載66。如第6-8圖所指示的，一個範例多階段研磨製程可如下文加以實施。在該研磨製程的第一階段(在第6圖藉由箭頭P1所指示)，相當強烈的研磨是實施在第一化學機械平坦化(CMP)平台上，以去除金屬過載66的整體(見第5圖)。在結束此初始整體去除階段後，相當薄的金屬層可仍然上覆犧牲蓋層58，如第5圖中在66處所顯示的。接下來，在該研磨製程的第二階段期間(在第7圖藉由箭頭P2所呈現)，較不強烈的研磨是實施在第二CMP平台上，以清除任何剩餘的銅過載。如第7圖中在72處所指示的，此導致暴露犧牲蓋層58，並且可能從層58及接觸64去除相當小量的材料。犧牲蓋層58因此在該研磨製程的銅清除階段期間，充當終止層。
    在該研磨製程的第三及最終階段期間(在第8圖中藉由箭頭P3所呈現)，此處稱為「阻障件研磨階段」、或簡稱為「阻障件研磨」，額外的研磨是實施在第三CMP平台上，以完全去除犧牲蓋層58。在該阻障件研磨階段期間，也去除一部分阻障件研磨終止層56，其可賦予終止層56實質平坦的上表面74。在較佳實施例中，在該阻障件研磨階段期間，從阻障件研磨終止層56去除少於10奈米。當阻障件研磨終止層56是從抗研磨材料(例如，超低介電係數、或具有相當高碳含量的含氧材料)形成時，研磨可在去除犧牲蓋層58後繼續實施相當長時間，而不致從層56有顯著的材料損失，也就是，可實施相當長度的過研磨。在該阻障件研磨階段期間，阻障件研磨終止層56保護下方的層間介電層54，以確保材料不會從層54去除，並且確保ILD厚度可保存。當該阻障件研磨有效地終止在阻障件研磨終止層54上時，ILD厚度與均勻性與阻障件研磨行為無關。雖然在該阻障件研磨期間，一些材料(例如，不大於10奈米)將從阻障件研磨終止層56去除，然而，相較於阻障件研磨終止層56不存在下通常從層間介電層54的材料量(例如，在不存在阻障件研磨終止層56下，固定時間長度阻障件研磨期間，可從層間介電層54去除多達30-40奈米的厚度)，該去除的材料量相當小。
    在實施該以上描述的研磨製程後，並且參考第9圖，蝕刻終止層76是形成在阻障件研磨終止層56上方，以完成M2金屬階層50的製作。蝕刻終止層76是藉由沉積低介電係數或超低介電係數材料(例如，電漿增強化學氣相沉積氮碳化矽(SiCN))而方便地形成。蝕刻終止層76可沉積至例如10至50奈米的厚度。在沉積蝕刻終止層76後，可以沉積層間介電層78，而開始製作下一個金屬階層(例如，第三金屬階層74)。以上所描述的步驟可加以重複，以完成M3金屬階層74及包含在積體電路20內的任何額外金屬階層的製作。可視需要而實施傳統步驟，以完成積體電路20的製作。
    該先前的可因此提供積體電路製作方法的實施例，其中，層間介電及互連特徵厚度在整個後金屬化研磨製程中均予以維持。就該例示的範例而言，特別應體會到，M2金屬階層50的累積厚度(在第9圖中藉由雙箭頭80所表示)將在該金屬階層製作製程的重複之間，變化一特定量，該特定量實質等同於在以上所描述的化學機械平坦化製程期間(特定而言，在以上所描述的阻障件研磨期間)的從阻障件研磨終止層56所去除的材料中的變化。當在該阻障件研磨階段的各個重複期間從阻障件研磨終止層56通常去除相當少量的材料(例如，少於10奈米)時，M2金屬階層50橫跨金屬階層製作的重複實作的累積厚度的變化將會相當小，例如，累積金屬階層製作的變化通常會控制在小於10奈米，其代表比傳統實施的金屬階層製作製程有三至四倍的改進，在該傳統實施的金屬階層製作製程中，層間介電厚度、並因此累積的金屬階層厚度中的變化，通常達到或超過30至40奈米。其結果就是，金屬化層抗性中的變化會最小化，並且，整體晶圓對晶圓、批次對批次、及晶圓中晶員均勻性是顯著地改進。該先前的內容已經提供依據這種製作方法所產生的積體電路的實施例。
    在以上所描述的積體電路製造方法的一個實施例中，提供一種部分製作的積體電路，其包含半導體裝置、上覆該半導體裝置的層間介電(ILD)層、上覆該層間介電層的蓋層、及沉積於該層間介電層及該蓋層之間的阻障件研磨終止層。複數個接觸開孔接著形成通過該蓋層、該阻障件研磨終止層、及該層間介電層。銅被鍍覆在該蓋層上方，並且進入該複數個接觸開孔，以產生上覆該蓋層的銅過載，及產生延伸通過該蓋層、該阻障件研磨終止層及該層間介電層的複數個銅接觸。最後，對該部分製作的積體電路實施化學機械平坦化(CMP)製程，以去除該銅過載、該蓋層、及一部分該阻障件研磨終止層，但保留大部分該阻障件研磨終止層及整個該層間介電層不被處理。
    雖然至少一個範例實施例已經呈現在該先前的【實施方式】中，然而，應體會到，存在為數甚多的變化。也應體會到，該範例實施例或該等範例實施例僅為範例，而不打算用來以任何方式限制本發明的範圍、應用或組構。反而是，該先前的【實施方式】將提供本領域中的熟習技術者方便的地圖，以實作該範例實施例或該等範例實施例。應了解到，可針對元件的功能及配置作出各種的改變，而不致於背離本發明在附隨的申請專利範圍中及其法律上的等效物所設定的範圍。
    20．．．積體電路
    22．．．半導體晶圓
    24．．．半導體裝置
    26．．．層
    28．．．前金屬介電層
    30．．．第一金屬階層
    32．．．M1層間介電層
    34、44、56．．．阻障件研磨終止層
    36．．．M1蝕刻終止層
    38．．．類似的製程流程
    40．．．終端金屬階層
    42、54、78．．．層間介電層
    46．．．蓋層
    50．．．M2金屬階層
    52、64．．．導電接觸
    58．．．犧牲蓋層
    60．．．接觸開孔
    62．．．金屬層
    66．．．金屬過載
    74．．．上表面
    76．．．蝕刻終止層
    80．．．厚度
    P1．．．研磨製程的第一階段
    P2．．．研磨製程的第二階段
    P2．．．研磨製程的第三及最終階段
    本發明將連同接下來的圖式加以描述，其中，相同的編號代表相同的元件，並且，其中：
    第1圖為包含複數個阻障件研磨終止層且依據此處所描述的半導體製作製程的範例實施例所產生的積體電路的一般化剖面視圖；以及
    第2-9圖為包含在第1圖所顯示的該積體電路於各種製造階段內、並依據此處所描述的半導體製作製程的範例實施例所例示的第一及第二金屬階層的簡化剖面視圖。
    20．．．積體電路
    22．．．半導體晶圓
    24．．．半導體裝置
    26．．．層
    28．．．前金屬介電層
    30．．．第一金屬階層
    32．．．M1層間介電層
    34、44．．．阻障件研磨終止層
    36．．．M1蝕刻終止層
    38．．．類似的製程流程
    40．．．終端金屬階層
    42．．．層間介電層
    46．．．蓋層
    权利要求:
    Claims (20)
    [1] 一種用於製造積體電路的方法，包含：在半導體裝置上方沉積層間介電(ILD)層；在該層間介電層上方沉積阻障件研磨終止層；圖案化至少該阻障件研磨終止層及該層間介電層，以在其中創造複數個蝕刻特徵；在該阻障件研磨終止層上方鍍覆進入該複數個蝕刻特徵的金屬，以產生上覆該阻障件研磨終止層的金屬過載、及在該層間介電層及阻障件研磨終止層中產生複數個導電互連特徵；以及研磨該積體電路，以去除該金屬過載及暴露該阻障件研磨終止層。
    [2] 如申請專利範圍第1項所述之方法，另包含在該阻障件研磨終止層上方沉積蓋層。
    [3] 如申請專利範圍第2項所述之方法，其中，圖案化包含圖案化至少該蓋層、該阻障件研磨終止層及該層間介電層，以在其中創造複數個蝕刻特徵；並且其中，研磨包含研磨該積體電路，以去除該金屬過載及該蓋層。
    [4] 如申請專利範圍第2項所述之方法，其中，沉積阻障件研磨終止層包含藉由在研磨期間沉積材料以在該層間介電層上方形成阻障件研磨終止層，該材料的去除率小於該蓋層的去除率。
    [5] 如申請專利範圍第1項所述之方法，其中，研磨包含化學機械平坦化該積體電路，以去除該金屬過載及一部分該阻障件研磨終止層。
    [6] 如申請專利範圍第5項所述之方法，其中，化學機械平坦化包含化學機械平坦化該積體電路，以從該阻障件研磨終止層去除少於大約10奈米厚度的該金屬過載。
    [7] 如申請專利範圍第1項所述之方法，其中，在該層間介電層上方沉積阻障件研磨終止層包含沉積厚度介於大約10奈米至大約30奈米的阻障件研磨終止層。
    [8] 如申請專利範圍第1項所述之方法，其中，沉積阻障件研磨終止層包含藉由沉積材料以在該層間介電層上方形成阻障件研磨終止層，該材料係選自由超低介電係數材料及含氧化物材料所組成的群組。
    [9] 如申請專利範圍第1項所述之方法，其中，沉積阻障件研磨終止層包含藉由沉積材料以在該層間介電層上方形成阻障件研磨終止層，該材料的碳含量大於大約百萬分之150。
    [10] 如申請專利範圍第9項所述之方法，其中，沉積該阻障件研磨終止層包含藉由沉積材料以在該層間介電層上方形成阻障件研磨終止層，該材料的碳含量小於大約百萬分之300。
    [11] 如申請專利範圍第8項所述之方法，其中，沉積阻障件研磨終止層包含利用包含甲基二乙氧基矽烷的前驅物材料以在該層間介電層上方形成阻障件研磨終止層。
    [12] 如申請專利範圍第8項所述之方法，其中，在該層間介電層上方形成阻障件研磨終止層包含利用包含甲基二乙氧基矽烷的前驅物材料以在該層間介電層上方形成阻障件研磨終止層，該甲基二乙氧基矽烷係以選擇的致孔劑加以沉積。
    [13] 如申請專利範圍第1項所述之方法，另包含於研磨該積體電路以去除該金屬過載及暴露該阻障件研磨終止層後，在該阻障件研磨終止層上方形成蝕刻終止層。
    [14] 一種製造積體電路的方法，包含：提供部分製作的積體電路，該積體電路包含半導體裝置、上覆該半導體裝置的層間介電層、上覆該層間介電層的蓋層、及位於該層間介電層與該蓋層之間的阻障件研磨終止層；形成複數個通過該蓋層、該阻障件研磨終止層及該層間介電層的接觸開孔；在該蓋層上方鍍覆進入該複數個接觸開孔的銅，以產生上覆該蓋層的銅過載、以及產生複數個延伸通過該蓋層、該阻障件研磨終止層及該層間介電層的銅接觸；以及對該部分製作的積體電路實施化學機械平坦化(CMP)製程，以去除該銅過載、該蓋層及一部分該阻障件研磨終止層，但保留大部分該阻障件研磨終止層及整個該層間介電層不被處理。
    [15] 如申請專利範圍第14項所述之方法，其中，對該積體電路實施CMP製程包含：使用第一研磨去除該銅過載的整體；使用第二研磨平台清除該蓋層上方任何剩餘銅過載；以及使用第三研磨平台去除該蓋層、一部分該銅接觸、及一部分阻障件研磨終止層。
    [16] 如申請專利範圍第15項所述之方法，其中，去除該蓋層、一部分該銅接觸、及一部分阻障件研磨終止層包含使用第三研磨平台去除該蓋層、一部分該銅接觸、及從阻障件研磨終止層去除少於10奈米厚度。
    [17] 如申請專利範圍第14項所述之方法，另包含在對該部分製作的積體電路實施該CMP製程後，在該阻障件研磨終止層上方形成蝕刻終止層。
    [18] 如申請專利範圍第14項所述之方法，其中，沉積具有超過大約百萬分之150的碳含量的抗研磨材料包含沉積具有超過大約百萬分之150的碳含量的抗研磨材料，以在該層間介電層上方形成阻障件研磨終止層，該阻障件研磨終止層的厚度介於大約10奈米及30奈米之間。
    [19] 如申請專利範圍第18項所述之方法，其中，沉積具有超過大約百萬分之150的碳含量的抗研磨材料包含沉積具有超過大約百萬分之150的碳含量的抗研磨材料，以在該層間介電層上方形成阻障件研磨終止層，該阻障件研磨終止層係選自由超低介電係數材料及含氧化物材料所組成的群組。
    [20] 一種積體電路，包含：半導體晶圓；形成在該半導體晶圓上的複數個半導體裝置；形成在該複數個半導體裝置上方的前金屬介電層；以及形成在該前金屬介電層上方的複數個金屬階層，該複數個金屬階層的至少一者包含：層間介電層；形成在該層間介電層上方的阻障件研磨終止層；以及形成通過該層間介電層及該阻障件研磨終止層的複數個導電互連特徵。
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    法律状态:
    2020-02-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
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